求人情報詳細
NEW Rapidus株式会社 Senior DFT Engineer
正社員
1000万円
海外勤務あり
| 仕事内容 | ●Job Description We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes. In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites. ●Responsibilities ・Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST. ・Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation). ・Propose the best test solution with analysis among test coverage, test cost, test time ・Collaborate with design teams to integrate DFT features from RTL through physical implementation. ・Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon. ・Analyze test data from silicon to identify systematic issues and improve process yield. ・Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes. ・Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes. ・Support cross-functional teams spanning design, process, product engineering, and reliability. |
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| 経験・資格 |
※求人情報の応募要件全てに該当しなくても、企業様に対して内々に打診したり相談することが可能な場合もございます。一つでも当てはまる方は前向きにご検討下さい。
●Minimum Qualifications・MS or PhD in Electrical Engineering, Computer Engineering, or a related field. ・DFT development, preferably including advanced node designs or large-scale test chips. ・Strong expertise in scan-based DFT, ATPG, compression, and memory BIST techniques. ・Hands-on experience with commercial DFT tools (e.g., Synopsys TestMax, Siemens Tessent, Cadence Modus). ・Understanding of RTL-to-GDS flows and DFT timing considerations. ・Practical experience in silicon bring-up, failure analysis, and yield improvement. ・Excellent communication skills and the ability to work in a cross-site, cross-functional team. ●Preferred Qualifications ・Experience with DFT implementation for sub-5nm technologies. ・Experience with DFT implementation for chiplet SOCs. ・Familiarity with data analysis tools and methodologies used in yield learning. ・Strong scripting ability (Python, Tcl, Perl) for automation of DFT and test flows. ・Knowledge of test chip development for process technology enablement. ・Japanese language proficiency is a plus but not required. ※更なる詳細事項は、カウンセリング（面談）時にお伝えします。 |
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| 想定年収 | 400 万円 ～ 1200 万円 | ||||||||||||||
| 勤務地 |
Albany, New York, Santa Clara, California, Tokyo, Japan, or Chitose, Japan
【受動喫煙対策の有無：有】
屋内完全禁煙により受動喫煙対策を実施 |
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| 福利厚生・待遇 | ●待遇・手当 ・通勤手当 ・残業手当 ●各種制度 研修制度（新入社員集合研修、配属先OJT研修、階層別研修…等） |
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| 勤務条件 |
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| 企業データ |
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| 取材班による独自解説 | 日本の半導体産業の復権を目的として、業界の専門家集団により2022年に設立された新進気鋭の半導体企業である。キオクシアやソニーグループをはじめとする国内主要8社からの出資や政府関係機関の手厚い協力を背景に、日本の経済成長と安全保障を左右する国家レベルの巨大プロジェクトを推進している。ラテン語で「迅速（rapid）」を意味する社名の通り、圧倒的なスピード感で事業を展開している。 技術面では米IBMや仏IMECといった世界最高峰の研究機関・企業と戦略的パートナーシップを締結し、2nm世代の最先端ロジック半導体の量産を目指す。製造拠点である北海道千歳市の「IIM（Innovative Integration and Manufacturing）」では、2025年4月にパイロットライン（試作ライン）の稼働を開始した。現在は2027年の量産ライン立ち上げに向け、クリーンルームへの装置導入や技術検証、設計支援基盤（PDK）の提供などが順調に進行している。 最先端半導体はAI、自動運転、次世代通信（6G）といった未来社会のインフラを支える中核技術であり、国内外から注目を集める。国からの手厚い支援や産学官連携の強力な後押しを背景に、国内外からトップクラスのエンジニアが集結している。国家レベルの巨大プロジェクトでありながら、社内はベンチャー特有の機動性とダイナミズムに満ちている。 | ||||||||||||||
| Recruiting No. | 01009092000094 |
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米IBM等と連携し、北海道千歳市の拠点にて2025年4月より試作ラインを稼働中。2027年の2nm最先端半導体の量産に向け開発を加速させている。
（※）キオクシア(株)、ソニーグループ(株)、ソフトバンク(株)、(株)デンソー、トヨタ自動車(株)、日本電気(株)、日本電信電話(株)、(株)三菱UFJ銀行