求人情報詳細
NEW Rapidus株式会社 (ST本部-ST設計部-PDK開発G)Test Chip Design Engineer (Physical Design & PPA Analysis)
正社員
1000万円
海外勤務あり
| 仕事内容 | Rapidus is a leading foundry at the forefront of semiconductor innovation, enabling the next generation of integrated circuits. We are seeking a highly skilled and experienced Test Chip Design Engineer to join our team. In this role, you will be responsible for the physical design and PPA (Power, Performance, Area) analysis of cutting-edge test chips, critical for validating and characterizing our advanced process technologies. You will play a pivotal role in bridging the gap between process development and product design, ensuring our technology offerings meet the demanding requirements of our global customers. This position offers a unique opportunity to work with the latest process nodes and design methodologies, contributing directly to the future of semiconductor manufacturing. Key Responsibilities As a Test Chip Design Engineer, your responsibilities will include: - Test Chip Physical Design and PPA Analysis: - Backend (BE) Implementation and Related Flow Development: Drive the full backend implementation flow, from chip-level planning and PG (Power/Ground) network design to floorplan, place, CTS (Clock Tree Synthesis), route, power analysis (PDNA sign-off), and comprehensive physical verification. - Design Methodology and EDA Tool Utility Development: Develop and enhance design methodologies and associated EDA tool utilities specifically for backend implementation. This includes creating solutions for challenges arising from new process technologies and developing utilities to support our customers effectively. - Technology Benchmark: Conduct detailed technology benchmarking to thoroughly understand and evaluate the PPA characteristics of new process technologies. - Collaborate closely with process development teams, circuit design teams, and EDA vendors to define and implement robust design flows. - Analyze and debug complex physical design issues, including timing, power, and physical verification failures. - Contribute to the continuous improvement of design processes and methodologies. - Document design specifications, methodologies, and results clearly and concisely. |
||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 経験・資格 |
※求人情報の応募要件全てに該当しなくても、企業様に対して内々に打診したり相談することが可能な場合もございます。一つでも当てはまる方は前向きにご検討下さい。
●Required Skills&Experience :- Bachelor's degree or higher in Electrical Engineering, Electronics Engineering, or a related field. - hands-on experience in digital backend IC design, with a strong focus on physical design and sign-off. - Proven expertise in the full physical design flow: floorplanning, power grid design, placement, clock tree synthesis (CTS), routing, and physical verification (DRC/LVS/Antenna). - Solid experience with power analysis (PDNA sign-off) and static timing analysis (STA). - Proficiency with industry-standard EDA tools for physical design (e.g., Cadence Innovus, Synopsys Fusion Compiler, PrimeTime, RedHawk, Calibre). - Experience in scripting languages (e.g., Tcl, Python, Perl) for design automation and flow development. - Strong understanding of advanced CMOS process technologies and their impact on physical design. - Excellent analytical and problem-solving skills, with a keen eye for detail. - Business-level English proficiency, capable of technical discussions with international engineers. - English communication skills. ●Preferred Skills&Experience - Experience in test chip design or IP development within a foundry environment. - Familiarity with advanced technology nodes (e.g., 7nm, 5nm, 3nm). - Knowledge of FinFET or GAAFET architectures. - Experience with custom layout design or standard cell library development. - Prior experience in developing custom design methodologies or CAD utilities. - Understanding of reliability issues (e.g., EM, IR drop, ESD) from a physical design perspective. - Project leadership or mentoring experience. ●Desired Personality Traits - Proactive and self-motivated, with a strong drive to innovate and solve complex technical challenges. - Highly collaborative, able to work effectively with cross-functional teams across different geographies. - Detail-oriented and committed to delivering high-quality, reliable designs. - Continuously eager to learn and adapt to new technologies and methodologies. - Strong communication skills to articulate complex technical concepts clearly. ※更なる詳細事項は、カウンセリング（面談）時にお伝えします。 |
||||||||||||||
| 想定年収 | 400 万円 ～ 1200 万円 | ||||||||||||||
| 勤務地 |
勤務地：Albany, New York, Santa Clara, California, Tokyo, Japan, or Chitose, Japan
【受動喫煙対策の有無：有】
屋内完全禁煙により受動喫煙対策を実施 |
||||||||||||||
| 福利厚生・待遇 | ●待遇・手当 ・通勤手当 ・残業手当 ●各種制度 研修制度（新入社員集合研修、配属先OJT研修、階層別研修…等） |
||||||||||||||
| 勤務条件 |
|
||||||||||||||
| 企業データ |
|
||||||||||||||
| 取材班による独自解説 | 日本の半導体産業の復権を目的として、業界の専門家集団により2022年に設立された新進気鋭の半導体企業である。キオクシアやソニーグループをはじめとする国内主要8社からの出資や政府関係機関の手厚い協力を背景に、日本の経済成長と安全保障を左右する国家レベルの巨大プロジェクトを推進している。ラテン語で「迅速（rapid）」を意味する社名の通り、圧倒的なスピード感で事業を展開している。 技術面では米IBMや仏IMECといった世界最高峰の研究機関・企業と戦略的パートナーシップを締結し、2nm世代の最先端ロジック半導体の量産を目指す。製造拠点である北海道千歳市の「IIM（Innovative Integration and Manufacturing）」では、2025年4月にパイロットライン（試作ライン）の稼働を開始した。現在は2027年の量産ライン立ち上げに向け、クリーンルームへの装置導入や技術検証、設計支援基盤（PDK）の提供などが順調に進行している。 最先端半導体はAI、自動運転、次世代通信（6G）といった未来社会のインフラを支える中核技術であり、国内外から注目を集める。国からの手厚い支援や産学官連携の強力な後押しを背景に、国内外からトップクラスのエンジニアが集結している。国家レベルの巨大プロジェクトでありながら、社内はベンチャー特有の機動性とダイナミズムに満ちている。 | ||||||||||||||
| Recruiting No. | 01009092000093 |
関連する業種から探す
エリートネットワークのおすすめの『転職体験記』
-
- 応用物理学専攻の工学博士39歳。モノづくりの課題を人と組織の視点から解決したいと、総合化学グループ部品メーカーの開発職から財閥系シンクタンクの技術コンサルタントへ
- 前職
- 【東証プライム上場 総合化学グループ 部品メーカー】
製品設計開発部（開発リーダー経験あり）
- 現職
- 【東証プライム上場 財閥系 有名シンクタンク】
技術コンサルタント（先端技術調査・分析）
転職体験記を読む -
- カリフォルニア工科大学の未就労でR&D職へ
- 前職
- 未就労（第三新卒）
- 現職
- 一部上場 機械・精密部品メーカー 研究開発部門 技術開発職
転職体験記を読む -
- ポスドク、アカデミックから飛び出し、電力領域ベンチャーの研究開発職へ
- 前職
- 旧・帝国大学 任期付き研究員
- 現職
- マザーズ上場 電力領域ベンチャー企業（PPS） 研究開発職
転職体験記を読む
米IBM等と連携し、北海道千歳市の拠点にて2025年4月より試作ラインを稼働中。2027年の2nm最先端半導体の量産に向け開発を加速させている。
（※）キオクシア(株)、ソニーグループ(株)、ソフトバンク(株)、(株)デンソー、トヨタ自動車(株)、日本電気(株)、日本電信電話(株)、(株)三菱UFJ銀行